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邏輯開發(fā)工程師崗位職責(zé)

時(shí)間:2023-02-10 11:00:46 崗位職責(zé) 我要投稿

邏輯開發(fā)工程師崗位職責(zé)

  在現(xiàn)在的社會(huì)生活中,崗位職責(zé)的使用頻率呈上升趨勢(shì),制定崗位職責(zé)可以有效規(guī)范操作行為。制定崗位職責(zé)的注意事項(xiàng)有許多,你確定會(huì)寫嗎?下面是小編收集整理的邏輯開發(fā)工程師崗位職責(zé),希望能夠幫助到大家。

邏輯開發(fā)工程師崗位職責(zé)

邏輯開發(fā)工程師崗位職責(zé)1

  1.負(fù)責(zé)圖像處理、相機(jī)成像相關(guān)的fpga程序設(shè)計(jì);

  2.承擔(dān)已有fpga程序的'維護(hù)工作;

  3.承擔(dān)圖像算法的fpga移植;

  4.編寫必要的設(shè)計(jì)及測(cè)試相關(guān)文檔。

  任職要求:

  1.本科以上學(xué)歷,電子類相關(guān)專業(yè);

  2.熟悉ccd/cmos成像原理,了解光電檢測(cè)相關(guān)行業(yè),有fpga開發(fā)經(jīng)驗(yàn)

  3.熟悉verilog、vhdl等硬件描述語(yǔ)言;

  4.有2年以上fpga實(shí)際開發(fā)經(jīng)驗(yàn);

  5.熟悉各種通信協(xié)議如spi、rs232、i2c等。

邏輯開發(fā)工程師崗位職責(zé)2

  fpga邏輯開發(fā)工程師崗位職責(zé)

  fpga開發(fā)工程師/數(shù)字邏輯工程師崗位描述:

  1)作為一個(gè)產(chǎn)品或者一個(gè)核心模塊主要開發(fā)工程師;

  2)承擔(dān)一個(gè)產(chǎn)品或者一個(gè)核心模塊維護(hù)和功能升級(jí);

  3)作為重點(diǎn)問題或者需求的核心攻關(guān)力量

  崗位要求:

  3年及以上工作經(jīng)驗(yàn)。是做fpga設(shè)計(jì)或者驗(yàn)證,asic設(shè)計(jì)或者驗(yàn)證也可以,算法相關(guān)不做要求。

  必備經(jīng)驗(yàn):

  開發(fā):精通verilog或者vhdl。熟練使用altera或者xilinx綜合、時(shí)序分析工具,如果是做asic,要熟悉相應(yīng)的綜合工具。

  驗(yàn)證:精通system verilog,uvm方法學(xué)。熟練使用modelsim、questasim、vcs等仿真工具

  fpga開發(fā)工程師(junior)3名

  崗位描述

  1)維護(hù)或者開發(fā)特定需求的功能模塊;

  2)繼承已有產(chǎn)品,完成新產(chǎn)品;

  3)作為功能較為簡(jiǎn)單的產(chǎn)品主要開發(fā)工程師;

  崗位要求:

  1-3年工作經(jīng)驗(yàn):本科生及以上。

  必備經(jīng)驗(yàn):

  開發(fā):熟練使用verilog或者vhdl。熟練使用altera或者xilinx綜合、時(shí)序分析工具,如果是做asic,要熟悉相應(yīng)的綜合工具。

  驗(yàn)證:熟練使用system verilog,uvm方法學(xué)。熟練使用modelsim、questasim、vcs等仿真工具

  崗位描述:

  1)作為一個(gè)產(chǎn)品或者一個(gè)核心模塊主要開發(fā)工程師;

  2)承擔(dān)一個(gè)產(chǎn)品或者一個(gè)核心模塊維護(hù)和功能升級(jí);

  3)作為重點(diǎn)問題或者需求的核心攻關(guān)力量

  崗位要求:

  3年及以上工作經(jīng)驗(yàn)。是做fpga設(shè)計(jì)或者驗(yàn)證,asic設(shè)計(jì)或者驗(yàn)證也可以,算法相關(guān)不做要求。

  必備經(jīng)驗(yàn):

  開發(fā):精通verilog或者vhdl。熟練使用altera或者xilinx綜合、時(shí)序分析工具,如果是做asic,要熟悉相應(yīng)的綜合工具。

  驗(yàn)證:精通system verilog,uvm方法學(xué)。熟練使用modelsim、questasim、vcs等仿真工具

  fpga開發(fā)工程師(junior)3名

  崗位描述

  1)維護(hù)或者開發(fā)特定需求的'功能模塊;

  2)繼承已有產(chǎn)品,完成新產(chǎn)品;

  3)作為功能較為簡(jiǎn)單的產(chǎn)品主要開發(fā)工程師;

  崗位要求:

  1-3年工作經(jīng)驗(yàn):本科生及以上。

  必備經(jīng)驗(yàn):

  開發(fā):熟練使用verilog或者vhdl。熟練使用altera或者xilinx綜合、時(shí)序分析工具,如果是做asic,要熟悉相應(yīng)的綜合工具。

  驗(yàn)證:熟練使用system verilog,uvm方法學(xué)。熟練使用modelsim、questasim、vcs等仿真工具

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